近年來,超聲波在工業中的應用不時涌現,比方超聲波探傷,超聲波清洗機等等。隨同著超聲研究的熱門,如何有效的發生符合要求的超聲波功率源也變的迫切起來,其性能特點直接影響著超聲的研究工作。上述研究需要超聲波具有高分辨率、高穩定性、大功率、頻率大范圍可調等特點,為此,本文提出了一種基于現場可編程邏輯門陣列(FPGA DDS技術用來發生超聲波功率源的方案,并已將其應用在實際的聲學研究中。
一.系統原理及特點
系統原理如圖1所示。用現場可編程邏輯門陣列(FPGA 芯片,通過直接數字頻率合成(DDS技術發生頻率為1kHz100kHz波形信號;功率放大采用功放模塊;功率放模塊的輸出通過輸出變壓器和電感組成的匹配網絡驅動壓電換能器激發超聲波。
本系統的主要特點有
1用數字DDS技術發生波形信號,分辨率高、穩定性好、頻率范圍大,系統頻率不會隨工作時間呈現漂移。
2功率放大功放模塊,系統性能穩定,功率可達500W左右。
3系統通過上位機串行口輸入控制數據或接收反饋,操作靈活方便。
二.系統硬件實現
2.1DDS原理及電路實現 DDS技術是一種用數字控制信號的相位增量技術,具有頻率分辨率高、穩定性好、可靈活發生多種信號的優點。基于DDS波形發生器是通過改變相位增量寄存器的值△phase每個時鐘周期的度數)來改變輸出頻率的如圖2所示,每當N位全加器的輸出鎖存器接收到一個時鐘脈沖時,鎖存在相位增量寄存器中的頻率控制字就和N位全加器的輸出相加。相位累加器的輸出被鎖存后,就作為波形存儲器的一個尋址地址,該地址對應的波形存儲器中的內容就是一個波形合成點的幅度值,然后經D/A 轉換變成模擬值輸出。當下一個時鐘到來時,相位累加器的輸出又加一次頻率控制字,使波形存儲器的地址處于所合成波形的下一個幅值點上。最終,相位累加器檢索到足夠的點就構成了整個波形。
DDS輸出信號頻率由下式計算:
Fout=△phaseFCLK/2N1
DDS頻率分辨率定義為:
Fout=FCLK/2N2
由于基準時鐘的頻率一般固定,因此相位累加器的位數決定了頻率分辨率,位數越多,分頻率越高。
2.2DDSFPGA 實現
FPGA 現場可編程邏輯門陣列)從80年代中期開始呈現的一種新的可編程器件,編程方式先進高速,可以在線編程修改,一般工作頻率可以達到100MHz所以在數字電路設計領域得到越來越廣泛的應用。本系統中采用Altera公司的cyclon系列的FPGA 進行DDS設計,采用的芯片是EP1C3T144C8
1相位字寄存器
一個24位的并行輸入并行輸出寄存器,用來存放24位的相位值,即頻率控制字,系統工作時,可以通過上位機的串口輸入頻率控制字。
2相位累加器
相位累加器用于對代表頻率的相位字進行累加運算,相位字的值決定了輸出信號的頻率。
如圖3本系統中的累加器采用的24位的結構,如果直接采用很寬位數的加法器構成累加器,則加法器的延時會大大的限制累加器的操作速度,所以采用的3個8位的累加器級連的結構,每一級采用一個小的累加器實現局部位的累加,然后再將進位值傳給下一級做進一步的累加,從而提高了系統的運算速度。 3查找表的結構
本系統將累加器的高8位作為查表表的地址,其中高兩位用來確定象限。
FPGA 中,正弦表是用ROM來實現的為了節省資源,考慮到正弦波的對稱性,實際上只需要存儲正弦值在第一象限的值,如圖4所示。查找表的邏輯流程如圖5
2.3DA 轉換電路的實現
本系統中,考慮到系統在高頻時要求DA 轉換速度較快,所以選用了DA 公司的AD975010位的DA 芯片,具有125MSPS轉換速度,其典型接法如圖6
2.4濾波放大及阻抗匹配的實現
考慮到系統中的超聲波的頻率范圍大概處于1k至100k之間,所以前向濾波采用的Sallen-KeiLow-PassFilter濾波器,其電路結構如圖7所示。
為了使系統能高效穩定的工作,選用了集成功率放大模塊D-500W
超聲波功率源的設計中,發生器與換能器的匹配設計非常重要,很大水平上決定了超聲設備能否正常、高效地工作。超聲波發生器與換能器的匹配包括兩個方面:阻抗匹配和調諧匹配。阻抗匹配使換能器的阻抗變換為最佳負載,即起阻抗變換作用。調諧匹配使換能器兩端的電壓和電流同相,從而使效率最高,同時串聯諧振可以提高換能器兩端電壓,有利于對壓電換能器激勵。 本系統中的阻抗匹配采用的一個高頻變壓器,功放的輸出經過高頻變壓器的耦合以后加在超聲波換能器上,如圖8所示,取得了較好的匹配效果。
三 試驗結果
試驗中采用的超聲波換能器的參數如下:諧振頻率fKH49.05等效阻抗RΩ)73.9靜電容C0nf4.94FPGA 發生的正弦波的頻率設定位49.5KHz,測得的功放的輸出電壓和換能器兩端的輸入電壓的波形如下圖所示。
可見,系統在高頻下的波形較為穩定,且可在較高的功率下連續工作,獲得了較為完好的波形。
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